Appearance
多功能数字钟设计——课程要求与参考资料
一、设计过程
A) 理论设计与仿真阶段;
B) 电路安装与调试阶段;
C) 撰写设计报告阶段。
成绩评定方法:
设计报告：50分(含软件仿真结果 15分；手绘电路图10分)
组装测试：30分
设计态度：20分
二、应达到的基本要求
独立完成实验的理论设计与仿真；学会查阅技术手册和文献资料；
■ 进一步熟悉常用集成电路的使用方法和电子仪器的使用方法;
初步掌握电路的调试技能和故障排除方法； 撰写设计报告；
三、设计与仿真阶段
(1) 电路方框图;
(2) 详细的电路原理图;
(3) 元器件的引脚图及功能;
(4) 电路工作原理的说明;
（5）元器件清单（必须是实验室已有的元器件）；
关于“理论设计”的三种情况:
一、自己参考有关资料独立进行设计；
二、消化理解参考资料上有关课题的电路原理及详细电路图，并在此基础上有一些自己的改进或增加部分功能电路；
三、完全复制资料上或其他同学的电路，不 作任何消化理解，对电路工作原理“一问三 不知”；
不允许出现第三种情况！！
四、安装与调试阶段关于“调试方法”：做到:
(1) 接线正确，可靠；
常见错误：接线错误、面板接触不良
(2) 供电电源大小、极性正确；
常见错误：电源大小不对、极性不正确或根本没供电。
(3) 采用的集成电路是好的;
常见错误：集成电路已坏，引脚连接错误、引脚所加电 平不正确等。
（4） 掌握基本的调试方法、故障查找及排除方法。
常见错误：不使用万用表或示波器。
五、综合设计性报告的主要内容
设计任务与要求;
设计方案和单元电路工作原理;
电路调试过程及调试记录;
设计结果讨论与分析;
完整的电路原理图。
电路设计报告
设计名称：多功能数字钟的设计 班级：
姓名：
学号:
指导教师: 田昕
时间：
要求：A4复印纸，封面打印
目录（要求所有电路图必须手画，复印无成绩）
1、设计任务：
2、设计总框图:
3、所用元器件介绍:
(1)、74LS00
(2)、74LS161
(3)、74LS247
(4)、数码显示管
4、六十进制的秒、分计数的实现
5、二十四进制时电路的实现
6、时、分、秒电路的实现
7、秒信号产生电路的实现
8、组装与测试
9、故障原因分析
10、总结：
11、详细电路原理图
六、设计内容：多功能数字钟的设计任务与要求：
设计一个具有“时”、“分”、“秒”显示的数字钟;
具有校时功能;
具有整点报时功能;
具有定时闹钟功能；
采用32768 Hz石英晶体振荡器实现秒信号产生。
设计原理
1. 数字钟的基本组成
译码器、数码管
共阴极/共阳极数码管
芯片74ls247是4线——七段译码器/驱动器（OC），输出端（a~g）为低电平有效，可直接驱动指示灯或共阳极LED。
引脚功能:
A, B, C, D译码地址输入端BI/RBO消隐输入（低电平有效）脉冲消隐输出（低电平有效）LT灯测试输入端（低电平有效）RBI脉冲消隐输入端（低电平有效）a~g段输出（低电平有效）
_T：灯测试，是为了检查数码管各段是否能正常发光而设置的。当LT为低电平时，无论输入A3，A2，A1，A0为何种状态，译码器输出均为低电平，也就是七段将全亮,若驱动的数码管正常，是显示8。
当要求输出0~15时，消隐输入（/BI）应为高电平或开路，对于输出0时还要求脉冲消隐输入（/RBI）为高电平或开路。
当BI为低电电平，不管其它输入端状态如何，a~g均为截止态。
当/RBI和地址端（A~D）均为低电平，并且灯测试（/LT）为高电平时，a~g均为截止态，脉冲消隐输出（/RBO）为低电平。
功能表
| 十进数或功能 | 输 LT | RBI A 3 | A 2 | A 1 | A 0 | A 0 | B 1 /RBO | 输 出 字形 |
|---|---|---|---|---|---|---|---|---|
| Y a | Y b | Y c | Y d | Y e | Y f | Y g | ||
| 0 | H | H | L | L | L | L | H | L |
| 1 | H | X | L | L | L | H | H | H |
| 2 | H | X | L | L | H | L | H | H |
| 3 | H | X | L | L | H | H | H | H |
| 4 | H | X | L | H | L | L | H | H |
| 5 | H | X | L | H | L | H | H | H |
| 6 | H | X | L | H | H | L | H | H |
| 7 | H | X | L | H | H | H | H | H |
| 8 | H | X | H | L | L | L | H | H |
| 9 | H | X | H | L | L | H | H | H |
| 10 | H | X | H | L | H | L | H | H |
| 11 | H | X | H | L | H | H | H | H |
| 12 | H | X | H | H | L | L | H | H |
| 13 | H | X | H | H | L | H | H | H |
| 14 | H | X | H | H | H | L | H | H |
| 15 | H | X | H | H | H | H | H | H |
| 消隐 脉冲消隐 灯测试 | X | X | X | X | X | X | X | L |
| 消隐 脉冲消隐 灯测试 | H | L | L | L | L | L | L | L |
显示结果:
译码显示电路
实际电路中二极管应连 电阻以防电流过大烧坏， 设计中由于短时间内工 作不再连接。
74LS161计数器引脚图
各个端口功能
| 输入 | 输出 | 功能 |
|---|---|---|
| CR | LD | CT p |
| 0 | X | X |
| 1 | 0 | X |
| 1 | 1 | 0 |
| 1 | 1 | X |
| 1 | 1 | 1 |
表13.1.1 74LS161状态表
1——高电平 0——低电平 →——低到高电平跳变
X——任意 d_0~d_3—— D_0~D_3 稳态输入电平
清零
CR'端为异步清零端，只要CR'=0，触发器被清零，计数器输出全为0，不需要等CP的时钟信号即可实现清零功能。
置数控制端
LD'为同步并行置入控制端（低电平有效），当CR'=1，LD'=0，在时钟脉冲CP的上升沿时，将D0~D3置入Q0~Q3。
保持
在CT_{T}和CT_{P}做与运算结果为0（只要有一个为0）计数器就处于保持功能。
当=0时，触发器保持且。
(计数器控制端CT_{T}、CT_{p}和输出端是为了级联而设置的。)
计数
当CR'=1,LD'=1,CT_{T}=1,CT_{p}=1均满足时，在时钟脉冲的上升沿，触发器开始计数功能。
74LS161计数器时序图
计数
| 输入计数脉冲顺序 | 计数器输出Q D Q C Q B Q A | 对应十进制数 | 输入计数脉冲顺序 | 计数器输出Q D Q C Q B Q A | 对应十进制数 |
|---|---|---|---|---|---|
| 0 | 0 | 0 | 0 | 0 | 0 |
| 1 | 0 | 0 | 0 | 1 | 1 |
| 2 | 0 | 0 | 1 | 0 | 2 |
| 3 | 0 | 0 | 1 | 1 | 3 |
| 4 | 0 | 1 | 0 | 0 | 4 |
| 5 | 0 | 1 | 0 | 1 | 5 |
| 6 | 0 | 1 | 1 | 0 | 6 |
| 7 | 0 | 1 | 1 | 1 | 7 |
清零：清零端加负向脉冲。未用时接电源！
实现60进制加法计数器需要2片161，它们之间的连接方式又分同步和异步两种。
1)异步连接方式。低位的161通过置数法设计为十进制加法计数器，每十个CP向高位161进一。当高位161计数到0110(即6)时，对两片161同时清零，电路回到0状态。
异步连接方式实现60进制时，高位161的CP与低片译码电路相连，译码可能丢失高频成分，导致译码电路因吉布斯过冲在一个时钟周期产生多个上升沿，从而引起电路的误动作，计数器出现错误。可以在低位161的与非门和高位161的CP之间加一个滤波电容来增加异步连接方式的可靠性。
2)同步连接方式。两片161的CP都连接到计数脉冲输入端，当低位161计数到1001(即9)时，通过译码电路让高位161加1。当高位计数到0110(即6)时，对两片161同时清零，电路回到0状态。
同步连接方式中高位161和低位161的CP一起连接在时钟信号源上，则杜绝了异步连接方式中的重复计数的可能。
10进制、6进制计数器
与非门74LS00引脚
六十进制计数器（显示秒或分）
24进制计数器（显示小时）
测试内容（了解）
检查译码显示电路的功能。
测试74LS161计数器的功能。
分别连接10进制和6进制计数器。
连接60进制和24进制计数器。
检查译码显示电路的功能
在译码显示电路部分的DCBA端依次输入0000~1111代码，记录数码管所显示的数字或形状。
测试74LS161计数器的功能
在CP(时钟)端加入手控的逻辑电平信号，输出端(QD、QC、QB、QA)接发光二极管，观察并记录发光二极管亮、暗情况与CP端手动脉冲个数的关系。
实验中A、B、C、D 悬空，P、L、T可悬 空，但最好接高电平。
分别连接10进制和6进制计数器计数器输出连显示译码电路。
首先用手动的方法，向CP端送入计数脉冲，检查 功能是否正确。
手动检查无误后，再用CP方波作为输入脉冲。
用示波器观察并记录计数器的CP端和Q_D、Q_C、Q_B、Q_A端的波形，对计数器进行动态测试。
异步60进制（或24进制）计数器
将十进制和六进制连接起来，然后再分别将十进制的输出（Qd、Qc、Qb、Qa）和六进制的输出(Qd、Qc、Qb、Qa）分别与两个显示器电路（D、C、B、A）连接、测试。完成能显示分的电路。
60进制可能遇到的问题
有些同学在10进制和6进制都正确且接线经检查无误 后，仍然出现60进制计数错误的情况。其原因可能是:
实验箱的因素（5V电源稳压性能、时钟边沿特性不佳、芯片距离太远等）
接线布局等因素引入干扰（接线太长、层叠太多、引脚悬空等）
60进制遇到问题的解决方法
改善接线布局以减少干扰（换短的电线、层叠在3层以下、置数L接高电平、芯片电源处接滤波电容，或重新接一次）；
在十位计数器的2脚（CP端）或1脚（清零端）接 滤波电容；
改变设计（）；（清零=进位）
由于异步电路存在“毛刺”，容易产生误动作，因此，解决这一问题的根本方法是采用同步时序电路来设计60进制计数器。
同步60进制（或24进制）计数器
将十进制和六进制连接起来，然后再分别将十进制的输出（Qd、Qc、Qb、Qa）和六进制的输出(Qd、Qc、Qb、Qa）分别与两个显示器电路（D、C、B、A）连接、测试。完成能显示分的电路。
以下是CD4060的典型应用电路及其详细说明（基于其作为14级二进制计数器/分频器 + 内置振荡器的核心功能）：
核心功能
CD4060 包含:
1个内置反相器振荡器（通过外接RC或晶振元件工作）
14级分频器（Q4~Q14输出分频比（2^4）～（2^{\wedge}14 ） ），总系数 16～16384）
典型应用电路
振荡器电路（核心）
| CD4060需通过外接元件激活振荡器, 以下两种常见配置: | 类型 | 电路图 | 特点 |
|---|---|---|---|
| RC振荡 | PIN9→电阻R→PIN10→电容 C→地 | ||
| 晶振振荡 | PIN9←晶振→PIN10; 两脚各 接电容到地 | 高精度时钟(常用32.768kHz 手表晶振) |
14级二进制串行计数器/分频器CD4060由两部分组成，一部分是14级 分频器，另一部分是振荡器。
振荡器外接用电子表的石英晶体，构成频率为32768 Hz(=2$^{15}$)的振荡器，32768 Hz经过CD4060十四级分频后为2 Hz，再经过一个D触发器组成的T'触发器二分频，就得到1 Hz秒信号，D触发器选用74 LS74。
其它功能的设计（扩展内容，可自行仿真）
校时功能；整点报时功能；定时闹钟功能。
整报时功能:
(1) 利用分位60进制计数器的进位信号。
(4) 要求在差10秒为整点时产生每隔1秒鸣叫1次的响声: 共叫5次, 每次持续1秒, 前4声为低音500Hz, 后1声为高音1KHz. 用集成门可实现。
定时闹钟功能:
(1) 利用多片比较器实现，预置时间为二进制数。
(2)利用多片BCD码译码器实现，预置时间为十进制数。