多功能数字钟设计——实验报告

电路设计报告

设计名称：多功能数字钟的设计

班级：

姓名：

学号：

指导教师：田昕

时间：

要求：A4 复印纸，封面打印

一、设计任务与要求
二、设计过程与成绩评定
- 2.1 设计过程
- 2.2 成绩评定方法
三、应达到的基本要求
四、设计总框图
- 4.1 数字钟的基本组成
五、所用元器件介绍
六、六十进制的秒、分计数的实现
七、二十四进制时电路的实现
八、时、分、秒电路的实现
九、秒信号产生电路的实现
十、扩展功能设计（选做）
十一、组装与测试
十二、故障原因分析
- 12.1 常见故障排查方法（面包板实测）
- 12.2 24进制不清零问题专项分析
十三、设计结果讨论与分析
十四、总结
十五、详细电路原理图
附录：元器件清单

一、设计任务与要求

本设计要求完成一个多功能数字钟，具体任务与指标如下：

设计一个具有"时"、"分"、"秒"显示的数字钟；
具有校时功能；
具有整点报时功能；
具有定时闹钟功能；
采用 32768 Hz 石英晶体振荡器实现秒信号产生。

补充说明：以上 5 项中，"时/分/秒"显示是核心必做部分，"校时""整点报时""定时闹钟"为功能扩展部分，课件中标注为可自行仿真的扩展内容，建议在核心计时电路稳定工作后再依次添加，避免一次性调试过多模块导致故障定位困难。

二、设计过程与成绩评定

2.1 设计过程

整个课程设计分为三个阶段：

阶段	内容
A	理论设计与仿真阶段
B	电路安装与调试阶段
C	撰写设计报告阶段

2.2 成绩评定方法

评定项目	分值	备注
设计报告	50 分	含软件仿真结果 15 分；手绘电路图 10 分
组装测试	30 分	——
设计态度	20 分	——

关于"理论设计"的三种情况：

自己参考有关资料独立进行设计；
消化理解参考资料上有关课题的电路原理及详细电路图，并在此基础上有一些自己的改进或增加部分功能电路；
完全复制资料上或其他同学的电路，不作任何消化理解，对电路工作原理"一问三不知"。

⚠️ 不允许出现第三种情况！！

三、应达到的基本要求

独立完成实验的理论设计与仿真；
学会查阅技术手册和文献资料；
进一步熟悉常用集成电路的使用方法和电子仪器的使用方法；
初步掌握电路的调试技能和故障排除方法；
撰写设计报告。

设计与仿真阶段应提交内容：

电路方框图；
详细的电路原理图；
元器件的引脚图及功能；
电路工作原理的说明；
元器件清单（必须是实验室已有的元器件）。

四、设计总框图

4.1 数字钟的基本组成

数字钟整体可划分为以下几大功能模块，各模块之间的信号流向如下：

                         ┌───────────────┐
                         │ 32768Hz石英晶振 │
                         └───────┬───────┘
                                 ▼
                         ┌───────────────┐
                         │  CD4060 振荡/   │
                         │  14级分频电路   │  → 输出 2Hz
                         └───────┬───────┘
                                 ▼
                         ┌───────────────┐
                         │ 74LS74 T'触发器 │
                         │   (二分频)      │  → 输出 1Hz 秒信号
                         └───────┬───────┘
                                 ▼
        ┌─────────────┬─────────────────┬─────────────┐
        ▼             ▼                 ▼             ▼
   ┌─────────┐     ┌─────────┐       ┌─────────┐   ┌─────────┐
   │60进制计数│ →进位→│60进制计数│ →进位→ │24进制计数│   │ 校时电路 │
   │ (秒)    │     │ (分)    │        │ (时)    │   │(置位/快进)│
   └────┬────┘     └────┬────┘       └────┬────┘   └─────────┘
        ▼             ▼                 ▼
   ┌─────────┐   ┌─────────┐       ┌─────────┐
   │74LS247  │   │74LS247  │       │74LS247  │
   │译码驱动 │    │译码驱动   │       │译码驱动  │
   └────┬────┘   └────┬────┘       └────┬────┘
        ▼             ▼                 ▼
    秒位数码管      分位数码管         时位数码管

        （分计数器60进制进位 → 整点报时电路触发）
        （24进制计数器输出 → 定时闹钟比较电路）

模块说明：

模块	功能
秒信号产生电路	32768 Hz 晶振 + CD4060 十四级分频 + 74LS74 二分频，产生稳定的 1 Hz 秒脉冲
六十进制计数器（秒）	对 1 Hz 信号计数，0~59 循环，每满 60 次向"分"计数器进位
六十进制计数器（分）	对秒进位信号计数，0~59 循环，每满 60 次向"时"计数器进位，同时触发整点报时
二十四进制计数器（时）	对分进位信号计数，0~23 循环
译码显示电路	74LS247 将 BCD 计数结果译码后驱动共阳极数码管显示
校时电路	提供手动置数/快速计数功能，用于设置初始时间
整点报时电路	利用分位 60 进制计数器的进位信号触发蜂鸣提示音
定时闹钟电路	利用比较器或 BCD 译码器，将预置时间与当前时间比较，匹配时触发报警

补充说明：原课件未给出完整的总体框图，以上为根据各分电路（秒信号产生、60进制/24进制计数、译码显示、报时/闹钟）之间的连接关系补充绘制的系统级框图，便于理解整体信号流向，实际接线请以详细电路原理图（见第十五节）为准。

五、所用元器件介绍

5.1 74LS00 与非门

74LS00 为四组 2 输入与非门（Quad 2-Input NAND Gate），在本设计中主要用于：

60 进制/24 进制计数器中的译码反馈（检测特定计数值，产生清零或置数信号）；
异步连接方式中清零脉冲的产生。

引脚图：

74LS00与非门引脚

74LS00 为 14 脚双列直插封装（DIP-14），含 4 个独立的 2 输入与非门单元，第 7 脚为 GND，第 14 脚为 VCC。

5.2 74LS161 同步四位二进制计数器

引脚图

74LS161计数器引脚图

各端口功能

74LS161各端口功能

引脚/信号	功能说明
CR'（CLR）	异步清零端，低电平有效
LD'（LOAD）	同步并行置数控制端，低电平有效
CT_T、CT_P	计数控制端（用于级联），均为高电平时才计数
CP	时钟脉冲输入端，上升沿有效
D0~D3	并行数据输入端
Q0~Q3	计数输出端
CO（RCO）	进位输出端，用于多片级联

状态表

CR'	LD'	CT_T	CT_P	功能
0	X	X	X	异步清零
1	0	X	X	同步并行置数
1	1	0	X	保持（CO=0）
1	1	X	0	保持
1	1	1	1	计数

1——高电平，0——低电平，→——低到高电平跳变，X——任意。

功能要点：

清零：CR'端为异步清零端，只要 CR'=0，触发器被清零，计数器输出全为 0，不需要等 CP 的时钟信号即可实现清零功能；
置数控制：LD'为同步并行置入控制端（低电平有效），当 CR'=1、LD'=0 时，在时钟脉冲 CP 的上升沿，将 D0~D3 置入 Q0~Q3；
保持：CT_T 和 CT_P 做与运算结果为 0（只要有一个为 0），计数器就处于保持功能；当 CT_T=0 时，触发器保持且 CO=0；
计数：当 CR'=1，LD'=1，CT_T=1，CT_P=1 均满足时，在时钟脉冲的上升沿，触发器开始计数功能；
清零端、置数端未使用时应接电源（高电平），避免悬空造成误触发；清零操作通过在清零端施加负向脉冲实现。

时序图

74LS161时序图

计数过程（部分示例）

输入计数脉冲顺序	Q_D Q_C Q_B Q_A	对应十进制数
0	0000	0
1	0001	1
2	0010	2
3	0011	3
4	0100	4
5	0101	5
6	0110	6
7	0111	7

完整计数序列为 0000~1111（十进制 0~15），即十六进制（模16）计数器；通过清零或置数控制可截短为任意进制（如十进制、六进制）。

5.3 74LS247 七段译码器/驱动器

芯片 74LS247 是 4 线—七段译码器/驱动器（OC，集电极开路输出），输出端（a~g）为低电平有效，可直接驱动指示灯或共阳极 LED 数码管。

引脚功能

引脚	功能
A, B, C, D	译码地址输入端（BCD码输入）
LT'	灯测试输入端（低电平有效）
RBI'（BI/RBO 复用脚）	脉冲消隐输入端（低电平有效）
BI'/RBO'	消隐输入/脉冲消隐输出（低电平有效，复用脚）
a~g	段输出端（低电平有效）

功能说明：

LT'（灯测试）：是为了检查数码管各段是否能正常发光而设置的。当 LT' 为低电平时，无论输入 A3、A2、A1、A0 为何种状态，译码器输出均为低电平，也就是七段将全亮，若驱动的数码管正常，是显示"8"；
补充说明：本设计共有 6 位数码管（时2位+分2位+秒2位），若 6 片 74LS247 的 LT' 端同时接低电平进行灯测试，6 位数码管应同时全亮显示为 8.8.8.8.8.8.8（含小数点位），这是上电自检、排查"是否有数码管某一段或某一位完全不亮"故障的常用方法，建议在正式计数测试前先做一次全亮自检。
当要求输出 0~15 时，消隐输入（/BI）应为高电平或开路；对于输出 0 时还要求脉冲消隐输入（/RBI）为高电平或开路；
当 BI' 为低电平，不管其它输入端状态如何，a~g 均为截止态；
当 /RBI 和地址端（A~D）均为低电平，并且灯测试（/LT）为高电平时，a~g 均为截止态，脉冲消隐输出（/RBO）为低电平。

功能表

十进数或功能	LT'	RBI'	A3	A2	A1	A0	BI'/RBO'	输出字形
0	H	H	L	L	L	L	H	显示0
1	H	X	L	L	L	H	H	显示1
2	H	X	L	L	H	L	H	显示2
3	H	X	L	L	H	H	H	显示3
4	H	X	L	H	L	L	H	显示4
5	H	X	L	H	L	H	H	显示5
6	H	X	L	H	H	L	H	显示6
7	H	X	L	H	H	H	H	显示7
8	H	X	H	L	L	L	H	显示8
9	H	X	H	L	L	H	H	显示9
10	H	X	H	L	H	L	H	显示特殊字形
11	H	X	H	L	H	H	H	显示特殊字形
12	H	X	H	H	L	L	H	显示特殊字形
13	H	X	H	H	L	H	H	显示特殊字形
14	H	X	H	H	H	L	H	显示特殊字形
15	H	X	H	H	H	H	H	显示特殊字形（全灭/特殊符号）
消隐（BI'=L）	X	X	X	X	X	X	X	全灭
脉冲消隐（RBI'=L且地址全为0）	H	L	L	L	L	L	L	全灭

数字钟设计中只需用到 0~9 十个 BCD 码，10~15 对应的字形在本设计中不会用到。

显示结果示意

译码显示结果

译码显示电路

注意：实际电路中二极管（数码管各段）应串联限流电阻以防电流过大烧坏数码管；本设计由于短时间内工作，仿真/实验中可不连接限流电阻，但若长时间通电实测，建议每段串联约 220Ω~1kΩ 限流电阻。

5.4 数码显示管（共阴极/共阳极）

数码管按内部 LED 接法分为两类：

类型	接法	驱动方式	公共端电平
共阴极	8 个 LED 负极连在一起接地	高电平驱动（需配 74LS48 等高电平有效译码器）	接 GND
共阳极	8 个 LED 正极连在一起接电源	低电平驱动（配 74LS247 等低电平有效译码器）	接 VCC

共阴极数码管

数码管符号和引脚

共阳极数码管低电平驱动

由于本设计选用 74LS247（低电平有效输出），因此必须配套使用共阳极数码管，两者匹配关系如下：

共阳极数码管与74LS247配套关系

译码器与共阳极数码管搭配

74LS247译码器实物（补充图）

共阳极数码管实物（补充图）

⚠️ 特别提醒：若实验室元器件库中只有共阴极数码管，则不能直接用 74LS247 驱动，需改用 74LS48（高电平有效译码器）或在 74LS247 输出端加反相器（如用 74LS00 的与非门接成反相器）后再驱动共阴极管。元器件选型时务必核对数码管类型与译码器输出极性是否匹配。

六、六十进制的秒、分计数的实现

6.1 10进制、6进制计数器

实现 60 进制计数需要将一片十进制（模10）计数器与一片六进制（模6）计数器级联，两片计数器均基于 74LS161 通过清零或置数法截短计数周期实现。

10进制6进制计数器

示波器XSC2观测

十进制（模10）计数器实现方法： 利用置数法或反馈清零法，当 74LS161 计数到 1010（十进制10）时，通过 74LS00 与非门产生清零脉冲，使计数器回到 0000，从而实现 0~9 循环计数。

六进制（模6）计数器实现方法： 同理，当计数到 0110（十进制6）时，产生清零脉冲，使计数器回到 0000，实现 0~5 循环计数。

补充说明：课件图中给出了仿真电路截图，但未列出与非门输入引脚的具体接法。以反馈清零法为例，六进制计数器的清零逻辑为：将 Q_B 和 Q_C（对应二进制 0110 中为 1 的位）接入 74LS00 与非门输入，当计数到 0110 时与非门输出低电平，送入 74LS161 的 CR' 端实现清零；十进制计数器同理，取 Q_D 和 Q_B（对应 1010 中为 1 的位）作为与非门输入。

6.2 异步60进制计数器

将十进制计数器与六进制计数器连接起来，分别将十进制的输出（Qd、Qc、Qb、Qa）和六进制的输出（Qd、Qc、Qb、Qa）分别与两个显示译码电路（D、C、B、A）连接、测试，即可完成能显示"分"（或"秒"）的电路。

异步60进制计数器

两种连接方式：

异步连接方式：低位的 161 通过置数法设计为十进制加法计数器，每十个 CP 向高位 161 进一。当高位 161 计数到 0110（即6）时，对两片 161 同时清零，电路回到 0 状态。
同步连接方式：两片 161 的 CP 都连接到计数脉冲输入端，当低位 161 计数到 1001（即9）时，通过译码电路让高位 161 加 1。当高位计数到 0110（即6）时，对两片 161 同时清零，电路回到 0 状态。

异步连接方式实现 60 进制时，高位 161 的 CP 与低片译码电路相连，译码可能丢失高频成分，导致译码电路因吉布斯过冲在一个时钟周期产生多个上升沿，从而引起电路的误动作，计数器出现错误。可以在低位 161 的与非门输出和高位 161 的 CP 之间加一个滤波电容来增加异步连接方式的可靠性。

6.3 异步60进制可能遇到的问题及解决方法

可能遇到的问题：

有些同学在十进制和六进制都正确，且接线经检查无误后，仍然出现 60 进制计数错误的情况。其原因可能是：

实验箱的因素（5V 电源稳压性能、时钟边沿特性不佳、芯片距离太远等）；
接线布局等因素引入干扰（接线太长、层叠太多、引脚悬空等）。

解决方法：

改善接线布局以减少干扰（换短的电线、层叠在 3 层以下、置数端 LD' 接高电平、芯片电源处接滤波电容，或重新接一次）；
在十位计数器的 2 脚（CP 端）或 1 脚（清零端）接滤波电容；
改变设计（CP_H = Q_D·Q_B）（清零=进位，即用进位条件直接驱动高位时钟）；
根本解决方法：由于异步电路存在"毛刺"，容易产生误动作，因此，解决这一问题的根本方法是采用同步时序电路来设计 60 进制计数器。

6.4 同步60进制计数器

同步连接方式中，高位 161 和低位 161 的 CP 一起连接在时钟信号源上，杜绝了异步连接方式中重复计数的可能。

将十进制和六进制连接起来，分别将十进制的输出和六进制的输出分别与两个显示器电路连接、测试，完成能显示分（或秒）的电路。

同步60进制计数器

补充说明：同步 60 进制相比异步方式，因两片 161 共用同一时钟边沿翻转，消除了级间传递延迟造成的"毛刺"现象，电路工作更可靠，是实际设计中推荐采用的方案。本设计的"秒"计数器与"分"计数器均建议采用同步 60 进制结构。

七、二十四进制时电路的实现

"时"计数电路需实现 0~23 的循环计数（24 进制），原理与 60 进制类似，但模数为 24，可由一片模10（个位）计数器与一片模10（十位，但仅用到0~2）计数器级联，并通过反馈清零/置数逻辑在计数到 24（即十位=2、个位=4，二进制组合 0010 0100）时清零。

24进制计数器

实现要点：

个位计数器仍为模 10（0~9）循环；
十位计数器在个位计数器进位时计数，但十位只需计 0、1、2 三个状态（即十位计数器实际为模 3，或限定其计数范围）；
当"时"计数值达到 24（个位=4，十位=2）时，通过与非门译码产生清零脉冲，使两片计数器同时清零，回到 00 时；
个位"分进位"输入即为"时"计数器的计数脉冲来源。

补充说明：课件原文仅给出 24 进制计数器仿真截图，未展开译码反馈的具体逻辑表达式。参照 60 进制的反馈清零思路，24 进制清零逻辑可表示为：当十位 Q_B=1（对应十位"2"中为1的位）且个位 Q_C=1（对应个位"4"中为1的位）同时为高电平时，经与非门输出低电平，作为两片计数器的清零信号。具体引脚连接请结合实际所用计数器及与非门型号在电路原理图中标明。

八、时、分、秒电路的实现

将前述"秒（60进制）"、"分（60进制）"、"时（24进制）"三组计数器按以下方式级联，即构成完整的时、分、秒计时电路：

1Hz秒脉冲 → [秒-60进制计数器] --进位(每60秒)--> [分-60进制计数器] --进位(每60分)--> [时-24进制计数器]
                    │                                  │                                  │
                    ▼                                  ▼                                  ▼
              74LS247+数码管                     74LS247+数码管                     74LS247+数码管
               （秒位显示）                        （分位显示）                       （时位显示）

级联关系说明：

计数器	时钟输入来源	进位输出去向
秒计数器（60进制）	1Hz秒信号（CD4060+74LS74输出）	每满60秒产生一个进位脉冲，送给分计数器
分计数器（60进制）	秒计数器的进位脉冲	每满60分产生一个进位脉冲，送给时计数器；同时该进位信号可引出用于整点报时触发
时计数器（24进制）	分计数器的进位脉冲	每满24小时清零，回到00时

补充说明：课件未给出三级计数器级联的整体电路图，以上为根据各级60/24进制计数器的进位输出与下一级时钟输入的连接关系整理的级联框图。各级数码管均通过独立的74LS247译码驱动，电路结构相同，仅计数模数不同。实际接线时注意：进位脉冲应取自高位161的进位输出端（CO/RCO）或清零瞬间产生的窄脉冲，具体取法需结合所选用的清零方案（异步/同步）在原理图中标明。

九、秒信号产生电路的实现

数字钟要求采用 32768 Hz 石英晶体振荡器实现秒信号产生，核心元件为 CD4060（14级二进制串行计数器/分频器，内含振荡器）。

9.1 CD4060核心功能

CD4060 包含：

1 个内置反相器振荡器（通过外接 RC 或晶振元件工作）；
14 级分频器（Q4~Q14 输出，分频比 2⁴~2¹⁴，即总系数 16~16384）。

9.2 典型振荡器电路

CD4060 需通过外接元件激活振荡器，常见两种配置：

类型	电路连接	特点
RC 振荡	PIN9 → 电阻R → PIN10 → 电容C → 地	频率 f ≈ 1/(2.2RC)，精度低
晶振振荡	PIN9 ↔ 晶振 ↔ PIN10；两脚各接电容到地	高精度时钟（常用32.768kHz手表晶振）

9.3 秒信号的产生过程

本设计采用晶振振荡方式：

振荡器外接电子表用石英晶体，构成频率为 32768 Hz（= 2¹⁵）的振荡器；
32768 Hz 信号经过 CD4060 的十四级分频后，输出为 2 Hz（32768 ÷ 2¹⁴ = 2）；
2 Hz 信号再经过一个 D 触发器组成的 T' 触发器进行二分频，得到 1 Hz 秒信号；
D 触发器选用 74LS74。

32768Hz晶振 → CD4060(÷2^14, 14级分频) → 2Hz → 74LS74(T'触发器, ÷2) → 1Hz秒信号

补充说明（T'触发器构成方法）：课件提及"D触发器组成的T'触发器"但未展开具体接法。常规做法是将 74LS74 的 Q'（输出反相端）反馈接至 D 输入端（D = Q'），每来一个 CP 上升沿，Q 输出翻转一次，从而实现二分频（占空比 50%）的"T'触发器"功能，CP 接 CD4060 的 2Hz 输出，Q 即为所需的 1Hz 秒信号。

十、扩展功能设计（选做）

以下三项为课件标注的"扩展内容，可自行仿真"，建议在主体计时电路（时/分/秒显示）调试通过后再逐项加入。

10.1 校时功能

设计思路（补充）：校时功能通常通过在秒、分、时计数器的时钟输入端前加一个二选一选择电路（如用与门、或门组成的逻辑选择网络，或直接用单刀双掷开关切换）实现：

正常工作状态：计数器时钟接 1Hz 秒信号链路；
校时状态：将"分"或"时"计数器的时钟输入改接到一个手动按键消抖电路或较高频率的快进脉冲（如10Hz），实现手动快速调整分/时显示值，秒计数器则可同时置零，以便对时。

课件未给出具体电路，此处仅作思路性补充，建议结合开关电路与计数器的 CP 输入端做切换设计，并在调试中验证按键消抖效果。

10.2 整点报时功能

(1) 触发信号来源：利用分位 60 进制计数器的进位信号。

整点报时功能电路

(4) 报时声音设计要求：要求在差 10 秒为整点时产生每隔 1 秒鸣叫 1 次的响声：共叫 5 次，每次持续 1 秒，前 4 声为低音 500Hz，后 1 声为高音 1KHz。用集成门可实现。

补充说明：课件原文标号从"(1)"直接跳到"(4)"，中间第(2)(3)条原始资料缺失。结合整点报时电路的常规设计思路，缺失部分大致内容应包括：
(2) 时间窗口的判定：需要一个"差10秒"窗口检测电路，可用秒计数器输出（50~59秒对应"差10秒到差1秒"）经逻辑门译码产生窗口使能信号，与分进位信号共同作用，确定报时声音的起止时刻；
(3) 音频信号产生：500Hz 和 1kHz 两种音频可分别由两个独立的多谐振荡器（如555定时器或门电路振荡器）产生，再通过模拟开关或与门，在窗口使能信号控制下，依次输出4次低音、1次高音，每次持续1秒、间隔1秒（即占空比50%的1Hz门控信号控制振荡器的导通）。
由于原始资料此部分缺失，以上为根据数字电路课程中整点报时电路的常见实现方法所做的合理补充，具体电路设计与器件选型请结合实验室现有器件（如是否有555定时器）进一步细化，并在设计报告中注明为自行设计部分。

10.3 定时闹钟功能

(1) 利用多片比较器实现，预置时间为二进制数。

(2) 利用多片 BCD 码译码器实现，预置时间为十进制数。

补充说明：两种方案的核心思路均是将"预置时间"与"时计数器+分计数器的当前输出"进行逐位比较，当全部位相等时输出报警触发信号：
方案一（比较器法）：可选用 74LS85（4位数值比较器）级联，将预置的二进制时、分值分别接入比较器的一组输入，计数器当前输出接入另一组输入，比较器 A=B 输出端相与后驱动报警电路；
方案二（BCD译码器法）：将预置的十进制时、分值用 BCD 码表示，通过译码器（如74LS42等）配合与门网络，检测计数器输出是否与预置 BCD 码完全匹配，匹配时输出报警信号。
报警提示音可复用整点报时电路中的音频振荡模块（500Hz/1kHz 多谐振荡器），简化设计。具体接线请结合实验室现有比较器/译码器型号确定。

十一、组装与测试

11.1 调试方法与常见错误

按以下顺序逐项排查，确保每一步正确后再进行下一步：

检查项	要求	常见错误
(1) 接线	接线正确、可靠	接线错误、面板接触不良
(2) 电源	供电电源大小、极性正确	电源大小不对、极性不正确或根本没供电
(3) 集成电路	采用的集成电路是好的	集成电路已坏、引脚连接错误、引脚所加电平不正确等
(4) 调试方法	掌握基本的调试方法、故障查找及排除方法	不使用万用表或示波器

11.2 测试内容

课件标注"了解"，作为调试参考流程：

检查译码显示电路的功能：在译码显示电路部分的 DCBA 端依次输入 0000~1111 代码，记录数码管所显示的数字或形状；
测试 74LS161 计数器的功能：在 CP（时钟）端加入手控的逻辑电平信号，输出端（QD、QC、QB、QA）接发光二极管，观察并记录发光二极管亮、暗情况与 CP 端手动脉冲个数的关系。
74LS161功能测试电路
实验中 A、B、C、D 悬空，P、L、T 可悬空，但最好接高电平。
分别连接 10 进制和 6 进制计数器：计数器输出接显示译码电路；首先用手动方法，向 CP 端送入计数脉冲，检查功能是否正确；手动检查无误后，再用 CP 方波作为输入脉冲；用示波器观察并记录计数器的 CP 端和 Q_D、Q_C、Q_B、Q_A 端的波形，对计数器进行动态测试；
连接 60 进制和 24 进制计数器：在 10/6 进制及功能确认无误的基础上，按异步或同步方式级联，验证 60 进制、24 进制计数的正确性。

测试记录建议（补充）：建议在实验报告中以表格形式记录每一步测试的输入条件、预期输出与实际观测结果，便于后续故障分析时对照查找问题环节。例如：

测试步骤	输入条件	预期现象
译码显示测试	DCBA=0000~1111	数码管依次显示0~9及特殊字形
161计数功能测试	手动CP脉冲	QDQCQBQA按二进制递增
10进制计数器测试	CP方波	0~9循环，第10个脉冲清零
6进制计数器测试	CP方波	0~5循环，第6个脉冲清零
60进制级联测试	CP方波	显示00~59循环
24进制测试	CP方波	显示00~23循环

11.3 面包板搭建与测试参数设置

以下为面包板实物搭建调试阶段的参数设置方法，是对前述仿真测试的实操补充。

(1) 电源设置

将直流电源调到 5V 左右后再向外接线，确保先调好电压、再接入电路，避免上电瞬间电压异常损坏器件。

(2) 函数信号发生器设置

信号发生器输出方波，幅度设置为：高电平大于 2V 以上（建议 2.5V），低电平为 0V，需达到 TTL 电平标准才能正确驱动 74LS161 等芯片。各级验证时建议按以下频率分级测试：

验证对象	建议输入频率
秒的个位	1 Hz
秒的十位	10 Hz
验证小时	1000 Hz、5000 Hz 或 10000 Hz（可根据情况选择）

补充说明：分级调高频率的目的是加快验证速度——若按真实1Hz秒信号测试，验证一次24小时计数需要很长时间，调高输入频率后可在短时间内让计数器跑满一个周期，便于快速观察60进制、24进制是否正确循环。

(3) 数码管显示异常的常见现象

刚接好电路时，数码管不能全亮或不能正常显数是正常现象，常见原因包括：连线接触不良、连接错误、器件本身问题，需要逐项排查调试。调试过程中，轻轻触碰或晃动连线时若显示变好或直接熄灭，通常说明存在接触不良，重新插紧连线或更换导线后一般可恢复正常计数。

11.4 接线注意事项

项目	接线要求
信号输入接线	信号发生器输出作为秒脉冲信号输入，接在第一片161的第2脚（CP端）
负端接线	信号发生器的负端与电源的负端接在一起，并接到所有器件的负（GND）管脚
极性与方向	器件不要插反，导线不要接错，电源正负极不能接错，否则集成块可能会被烧毁

⚠️ 特别提醒：接线前务必先确认电源正负极、器件引脚方向（注意芯片缺口/凹槽标记），上电前最好用万用表先空载测一遍电源电压，确认无误后再接入芯片，避免因接反烧毁集成电路。

11.5 分级测试流程

按以下顺序逐级测试，确保每一级正常工作后再进行下一级，便于快速定位问题所在层级：

秒的个位 → 正常后看 秒的十位；
秒位整体正常后，将信号发生器频率调至 100 Hz（模拟分位输入速度），依次测试 分的个位、分的十位；
最后测试 小时位。

进制要求核对：

秒、分均为 60 进制，需保证显示从 00 到 59 正常循环；
小时为 24 进制，测试时需特别注意 24 清零是否正确（即计数到 24 时能否正确回到 00，而不是继续计到更大的数）。

十二、故障原因分析

课件目录列出本节标题，结合前文"60进制可能遇到的问题"、一般数字电路调试经验及面包板实测中反馈的具体故障现象，整理故障分析如下，供撰写报告时参考并填写实测情况。

12.1 常见故障排查方法（面包板实测）

故障现象	可能原因	排查/解决方法
数码管不显示或显示乱码	74LS247引脚接错；数码管类型（共阴/共阳）与译码器输出极性不匹配；限流电阻缺失导致烧管	用万用表检查电源、地线连接；核对数码管型号；测量译码器输出电平
计数器不计数	CP端无信号或信号幅度不够；CT_T/CT_P未接高电平；芯片损坏	用示波器观察CP波形；检查控制端电平；更换芯片排查
60进制计数到一定值后出错（如跳数、不清零）	异步连接方式中的"毛刺"问题（参见6.3节）；清零脉冲过窄或过宽；接线干扰	改用同步连接方式；在清零端/CP端加滤波电容；缩短走线、减少层叠
60进制/24进制计数器误清零	译码反馈逻辑错误（与非门输入引脚接错）	重新核对反馈清零所需的二进制状态对应的引脚（参见6.1节补充说明）
秒信号不准确（走时偏快/偏慢）	晶振频率偏差；CD4060分频级数接错；74LS74反馈接法错误	用频率计校验晶振输出；检查CD4060的Q14输出引脚是否正确接入74LS74
整体电路工作不稳定、间歇性出错	电源纹波过大；面板接触不良；引脚悬空	电源处加滤波电容；检查面板插孔接触；闲置引脚接确定电平，不悬空
秒（或分）位部分管脚不亮，如十位某一段不亮，但161本身计数正常	161到247之间的连线正常，但247到数码管之间对应导线接触不良，或247该输出管脚已损坏	重新接线试一次；若仍不亮，用万用表测247对应输出管脚在计数变化时是否有电平变化，确认是否为247芯片本身损坏
数码管完全不亮	① 电源线或地线接触不良；② 电源正极存在压降过大的导线；③ 数码管管脚本身损坏	先用万用表直流电压档测电源正极各点电压，压降不能超过1V，否则会导致器件不能正常工作，需找出压降过大的导线并更换；电压正常后再从逻辑上排查接触不良或考虑更换器件

填写建议：撰写正式报告时，请将本表中"实际遇到的故障现象"一栏替换为调试过程中真实出现的问题，并记录排查过程与最终解决方法，体现"调试技能和故障排除方法"的掌握情况。

12.2 24进制不清零问题专项分析

调试中"小时位计数超过24不清零"是较常见的典型故障，主要有以下三类原因：

故障原因	具体说明
清零连接不完整	24小时清零信号需要同时接到小时个位和十位两片161的清零端（CR'），实际接线时容易只接到小时十位，而个位的清零未接过来，导致清零不彻底
反相器漏接	24清零逻辑中，"00输出"部分若需经过反相器处理（如将与非门输出取反后再接清零端），调试中容易漏接这一级反相器，导致清零信号极性不对、不能正确触发清零
计数范围超出	用于产生清零信号的与非门输入引脚没有接对（参见第6.1节关于反馈清零引脚选取的补充说明），导致161计数超出0~23所需范围，出现类似"乱码"（如显示24、25甚至更大数值）的现象

排查建议：出现24不清零问题时，建议按以下顺序检查：① 确认个位、十位两片161的CR'端是否都接到了清零信号上；② 确认清零逻辑中是否存在反相器环节、该反相器是否正确接入；③ 用万用表或逻辑探针逐一核对与非门（产生清零信号的门电路）的输入引脚是否对应着十进制"24"（即十位=2、个位=4）的正确二进制位，参照第七节中"个位Q_C、十位Q_B"的接法重新核对。

十三、设计结果讨论与分析

课件目录列出本节标题，正文未展开，以下为报告应包含的讨论要点框架，供撰写时参考：

功能实现情况：对照第一节"设计任务与要求"，逐项说明时/分/秒显示、校时、整点报时、定时闹钟等功能是否全部实现，未实现部分说明原因；
计时精度分析：32768Hz晶振经14级分频+1次二分频（共2¹⁵=32768分频）得到1Hz信号，理论精度取决于晶振本身精度（通常为±20ppm量级，日误差约±1.7秒），可结合实测走时误差进行对比分析；
同步与异步设计方案对比：结合本设计在60进制/24进制计数器中采用的连接方式（同步或异步），说明实际调试中两种方式的可靠性差异（参见第六节）；
改进方向：如可考虑加入更精确的晶振温度补偿、增加更多扩展功能（如星期显示、温度显示）、优化电源滤波设计等。

十四、总结

课件目录列出"总结"，正文未展开，以下为总结应涵盖的内容方向，供撰写时参考：

通过本次多功能数字钟的设计与制作，应总结以下几方面收获：

理论与实践结合：通过独立完成 60 进制、24 进制计数器及译码显示电路的设计、仿真与实际安装调试，加深了对 74LS161 计数器、74LS247 译码器等常用数字集成电路工作原理的理解；
调试能力提升：通过排查接线错误、电源问题、芯片故障等常见问题，初步掌握了用万用表、示波器进行电路调试和故障定位的方法；
同步/异步时序设计的认识：通过对比异步、同步两种 60 进制计数器连接方式在实际电路中的表现差异，深刻理解了同步时序设计在消除"毛刺"、提高电路可靠性方面的优势；
存在的不足与改进：（请结合个人实际调试过程，填写遇到的具体困难、最终解决方案以及若有更多时间会如何改进设计）。

十五、详细电路原理图

课件目录要求附"详细电路原理图"，原始资料中各分电路图已在第六、七、九节中以分段插图形式给出（10/6进制计数器、60进制计数器、24进制计数器、秒信号产生电路等）。撰写正式报告时，请将以上各分电路图按照第八节"时、分、秒电路的实现"中的级联关系，整合绘制为一张完整的总电路原理图，并标注所有元器件型号、引脚编号及关键节点信号名称（如1Hz、分进位、时进位等），作为报告的最终附图。

建议整合顺序：

32768Hz晶振 + CD4060分频电路 + 74LS74二分频电路（秒信号产生，见第九节）；
秒位60进制计数器 + 74LS247 + 数码管（见第六节）；
分位60进制计数器 + 74LS247 + 数码管，进位信号引出至整点报时电路（见第六、十节）；
时位24进制计数器 + 74LS247 + 数码管（见第七节）；
（选做）校时、整点报时、定时闹钟电路（见第十节）。

附录：元器件清单

课件要求"元器件清单（必须是实验室已有的元器件）"，以下根据正文涉及的元器件整理基础清单，实际数量需根据具体接线方案（异步/同步、是否做扩展功能）调整，并以实验室现有库存为准。

序号	元器件型号/名称	数量（参考）	用途
1	74LS161（同步四位二进制计数器）	6片起	秒/分/时各级计数（60进制×2级×2组+24进制×2级）
2	74LS247（七段译码器/驱动器）	3片	秒、分、时三位译码显示
3	74LS00（2输入四与非门）	若干	反馈清零逻辑、整点报时控制逻辑
4	74LS74（D触发器）	1片	秒信号二分频（T'触发器）
5	CD4060（14级二进制计数器/分频器，内置振荡器）	1片	秒信号产生（32768Hz→2Hz分频）
6	32768Hz石英晶振	1只	振荡器时基元件
7	共阳极七段数码管	6支	时、分、秒共6位显示
8	限流电阻（约220Ω~1kΩ）	数十只	数码管各段限流保护（长时间通电时使用）
9	滤波电容	若干	电源滤波、异步清零脉冲滤波
10	万用表、双踪示波器	各1台	电路调试、波形观测
11	（扩展）555定时器或多谐振荡电路元件	视方案	整点报时/闹钟音频产生
12	（扩展）74LS85数值比较器或 BCD译码器	视方案	定时闹钟功能

⚠️ 请在正式提交前，将本清单与实验室器件库存逐一核对，删除/替换实验室没有的型号，确保"设计中所选元器件均为实验室已有"这一硬性要求。

多功能数字钟设计——实验报告 ​

目录 ​

一、设计任务与要求 ​

二、设计过程与成绩评定 ​

2.1 设计过程 ​

2.2 成绩评定方法 ​

三、应达到的基本要求 ​

四、设计总框图 ​

4.1 数字钟的基本组成 ​

五、所用元器件介绍 ​

5.1 74LS00 与非门 ​

5.2 74LS161 同步四位二进制计数器 ​

引脚图 ​

各端口功能 ​

状态表 ​

时序图 ​

计数过程（部分示例） ​

5.3 74LS247 七段译码器/驱动器 ​

引脚功能 ​

功能表 ​

显示结果示意 ​

译码显示电路 ​

5.4 数码显示管（共阴极/共阳极） ​

六、六十进制的秒、分计数的实现 ​

6.1 10进制、6进制计数器 ​

6.2 异步60进制计数器 ​

6.3 异步60进制可能遇到的问题及解决方法 ​

6.4 同步60进制计数器 ​

七、二十四进制时电路的实现 ​

八、时、分、秒电路的实现 ​

九、秒信号产生电路的实现 ​

9.1 CD4060核心功能 ​

9.2 典型振荡器电路 ​

9.3 秒信号的产生过程 ​

十、扩展功能设计（选做） ​

10.1 校时功能 ​

10.2 整点报时功能 ​

10.3 定时闹钟功能 ​

十一、组装与测试 ​

11.1 调试方法与常见错误 ​

11.2 测试内容 ​

11.3 面包板搭建与测试参数设置 ​

11.4 接线注意事项 ​

11.5 分级测试流程 ​

十二、故障原因分析 ​

12.1 常见故障排查方法（面包板实测） ​

12.2 24进制不清零问题专项分析 ​

十三、设计结果讨论与分析 ​

十四、总结 ​

十五、详细电路原理图 ​

附录：元器件清单 ​