数字电子技术期末总复习

整合自：课件 PDF（2026.6.26）+ 带图笔记 | 2026-06-29

第一章数制和码制

课件要求：掌握常用数制及其转换，了解补码概念，熟悉几种常用编码。

1.1 常用 BCD 码对照表

十进制数	8421码	余3码	格雷码	2421码	5211码
0	0000	0011	0000	0000	0000
1	0001	0100	0001	0001	0001
2	0010	0101	0011	0010	0100
3	0011	0110	0010	0011	0101
4	0100	0111	0110	0100	0111
5	0101	1000	0111	1011	1000
6	0110	1001	0101	1100	1001
7	0111	1010	0100	1101	1100
8	1000	1011	1100	1110	1101
9	1001	1100	1101	1111	1111
权	8421	—	—	2421	5211

记忆要点：

格雷码相邻两数仅变 1 位
余3码＝ 8421码 + 0011
2421/5211 是有权码但权值非 8421
8421BCD 中 1010~1111 是无效码

1.2 例题

题1. $(100010010011)_2 = (\ \ )_{10}$ ， $(100010010011)_{8421BCD} = (\ \ )_{10}$

按权展开： $2^{11}+2^{7}+2^{4}+2^{1}+2^{0}=2048+128+16+2+1=\mathbf{2195}$
按4位一组：1000 1001 0011 → 8, 9, 3 → 893

题1续. $(29.75)_{10} = (\ \ )_2 = (\ \ )_8 = (\ \ )_{16}$

29 = 11101；0.75 = .11 → 11101.11₂
八进制（3位一组）：011 101.110 → 35.6₈
十六进制（4位一组）：0001 1101.1100 → 1D.C₁₆

题2. $(x)_{补}=10110$ （5位），求扩展到7位时的补码及原码。

还原数值： $-2^4+(0110)_2=-16+6=-10$
7位补码（符号位扩展）： $1\,0110\Rightarrow 1\,11\,0110=\mathbf{1110110}$
7位原码：符号位1 + 6位数值001010 → 1001010

题3. $A=(-12)_{10}$ ， $B=(+13)_{10}$ （1位符号+4位数值，共5位）

(1) 反码表示：

	原码	反码
A=−12	1 1100	1 0011
B=+13	0 1101	0 1101

(2) A×B 的反码表示：A×B = −156；156=10011100（8位）→ 1符号+8数值＝9位

原码：1 10011100；反码：1 01100011

第二章逻辑代数基础

课件要求：掌握逻辑代数公式定理、逻辑函数公式/图形化简法、五种表示方法及相互转换。 重点题：题2.14、题2.18

2.1 核心公式速记

类别	公式
吸收律	$A + AB = A$ ； $A + A'B = A + B$ ； $A(A'+B) = AB$
摩根定理	$(AB)' = A' + B'$ ； $(A+B)' = A'B'$
分配律	$A(B+C)=AB+AC$ ； $A+BC=(A+B)(A+C)$ ← 容易忘
异或	$A \oplus B = A'B + AB'$ ； $A \odot B = AB + A'B' = (A\oplus B)'$

2.2 对偶式与反函数

对偶式：· ↔ +，0↔1，变量不变
反函数：· ↔ +，0↔1，变量也取反

2.3 例题

例1. $Y = A + B(CD)'$

对偶式： $Y_{对} = A\cdot[B+(C+D)']$
反函数： $Y' = A'\cdot[B'+CD]=A'B'+A'CD$

例2. $Y = A + B(A\oplus B)$

$B(A\oplus B)=B(AB'+A'B)=A'B$ （ $BB'=0, BB=B$ ）
$Y=A+A'B=A+B$ （吸收律）

2.4 卡诺图化简要点

行列顺序是格雷码（00→01→11→10），不是自然二进制
圈尽可能大（2/4/8个）、尽可能少、每个1至少被圈一次
四个角也是相邻的
无关项（×） 可当1圈可不圈，有利于扩大圈

第三章门电路

课件要求：掌握 CMOS/TTL 外部特性（逻辑功能+电气特性）；高低电平与正负逻辑；二极管/三极管/MOS管开关特性；各种门的符号与功能。 重点题：题3.7、题3.13、题3.14、题3.15

3.1 MOS管与三极管开关特性

左：CMOS（MOS管） $v_{GS}/v_{DS}/i_D$ 结构；右：TTL（三极管） $i_B/i_C/v_{CE}$ 结构。

3.2 输出特性曲线

CMOS：分可变电阻区、恒流区、击穿区、夹断区
TTL：分饱和区、放大区、截止区， $\beta=\Delta i_C/\Delta i_B$
判断管子工作状态（饱和/截止）的核心图

3.3 74系列CMOS门电路测试（Y1~Y4）

3.4 74系列TTL门电路测试（Y1~Y8）

关键差异：TTL输入悬空≈高电平（内部上拉）；CMOS输入悬空电平不确定、易受干扰。

3.5 CMOS门电路内部结构

结构	功能
(a) 反相	$A → A'$
(b) 与非	$(A·B)'$
(c) 或非	$(A+B)'$
(d) 传输门	双向开关，受 C/C' 控制
(e) OD输出	开漏，需外接上拉电阻到VDD

3.6 TTL门电路内部结构

结构	功能
(a) 与	$A·B$
(b) 或非	$(A+B)'$
(c) 倒相	$A'$
(d) 电平偏移	二极管降压
(e) 推拉式输出	图腾柱，提升带载能力
(f) OC输出	开集电极，需外接上拉电阻到VCC

3.7 电路分析例题

CMOS电路：A、B、C 分别经反相器取反，再送入与非门：

Y=(A'\cdot B'\cdot C')'=A+B+C

→ 用3个反相器+1个与非门实现的三输入或门

TTL电路：5级结构 — 与 → 倒相 → 电平偏移 → 倒相 → 推拉式输出：

Y= AB

→ 标准TTL与门的内部级联结构（先与非再倒相）

第四章组合逻辑电路

课件要求：掌握组合电路分析设计方法；编码器、译码器、数据选择器、加法器、数值比较器的功能与应用；用中规模器件实现组合逻辑函数；了解竞争冒险。 重点题：题4.9、题4.12、例4.3.3、题4.16、题4.22

4.1 8线-3线优先编码器 74HC148

输入端 $2^n=8$ （I₀'~I₇'，低电平有效），输出端 $n=3$
I₇' 优先级最高；S' 为片选使能（低有效）
YS'、YEX' 用于多片级联扩展

4.2 最小项译码器 74HC138

输入端 $n=3$ ，输出端 $2^n=8$
使能条件： $S_1=1$ 且 $S_2'+S_3'=0$
功能式： $Y_i'=(S\cdot m_i)'$ ，对应地址输出为0（低有效），其余全1

★ 用74HC138实现任意逻辑函数

方法：函数 → 化最小项之和 → 两次反演变"与非的与非" → 译码器输出最小项反 → 外加与非门

4.3 例4.3.3：74HC138构成全加器

接法：A→A₂，B→A₁，CI→A₀，S₁接1、S₂'/S₃'接地

Z_1=(Y_1'\cdot Y_2'\cdot Y_4'\cdot Y_7')'=A'B'CI+A'BCI'+AB'CI'+ABCI

Z_2=(Y_3'\cdot Y_5'\cdot Y_6'\cdot Y_7')'=A'BCI+AB'CI+ABCI'+ABCI

A	B	CI	Z₁	Z₂
0	0	0	0	0
0	0	1	1	0
0	1	0	1	0
0	1	1	0	1
1	0	0	1	0
1	0	1	0	1
1	1	0	0	1
1	1	1	1	1

结论：全加器 — Z₁ = 本位和（ $A\oplus B\oplus CI$ ），Z₂ = 进位输出（ $AB+CI(A+B)$ ）

4.4 74HC138设计多输出组合逻辑电路

函数	表达式	最小项	与非形式
$Z_1$	$AC'+A'BC+AB'C$	$\sum m(3,4,5,6)$	$(Y_3'Y_4'Y_5'Y_6')'$
$Z_2$	$BC+A'B'C$	$\sum m(1,3,7)$	$(Y_1'Y_3'Y_7')'$
$Z_3$	$A'B+AB'C$	$\sum m(2,3,5)$	$(Y_2'Y_3'Y_5')'$
$Z_4$	$A'BC'+B'C'+ABC$	$\sum m(0,2,4,7)$	$(Y_0'Y_2'Y_4'Y_7')'$

A→A₂、B→A₁、C→A₀；S₁接1，S₂'/S₃'接地。按分组接入4个与非门得 Z₁~Z₄。

4.5 数据选择器公式

\text{8选1：} Y=\sum_{i=0}^{7} m_i \cdot D_i

数据选择器实现任意逻辑函数（降维法）

不含选择变量的那部分变量作为数据输入端的函数，其余变量接到地址端，对照真值表逐项确定每个 $D_i$ 该接 0、1、Q 还是 Q'。

血型

加法器

第五章触发器

课件要求：熟悉 RS、JK、D、T 触发器的电路结构与工作原理；掌握逻辑符号与功能表示方法；触发方式及触发器间的相互转换。 重点题：题5.18

5.1 四类触发器特性方程

类型	特性方程	约束条件
SR触发器	$Q^*=S+R'Q$	$SR=0$
JK触发器	$Q^*=JQ'+K'Q$	无
D触发器	$Q^*=D$	无
T/T'触发器	$Q^*=TQ'+T'Q$	无

记忆：

D 最简单（次态=输入）
T=1 翻转、T=0 保持
JK 最通用（J=K=1 时翻转）
触发器互转方法：对比特性方程反推激励信号（如 JK→D： $J=D, K=D'$ ）

5.2 触发方式

触发方式	原理	特点
电平触发	CLK=1 期间接收信号	存在"空翻"
边沿触发	仅在 CLK↑/↓ 瞬间采样	抗干扰强
主从触发	CLK=1 主锁存，CLK↓ 从输出	解决空翻，但有"一次翻转"问题

第六章时序逻辑电路

课件要求：掌握时序电路分析设计方法；计数器、寄存器功能分类；同步/异步计数器原理；用中规模集成计数器构成 N 进制计数器。 重点题：题6.12、题6.13、题6.15、题6.26、题6.33

6.1 74161/74160 典型计数器

芯片	类型	计数范围
74161	4位二进制同步加法计数器	0~15
74160	4位十进制（BCD）同步加法计数器	0~9

两者都有：异步清零（RD'=0 立即清零）+ 同步置数（LD'=0 + CLK沿才置数）

功能表：

CP	CR'	LD'	EP	ET	工作状态
×	0	×	×	×	异步清零（立即）
↑	1	0	×	×	同步预置（等CLK沿）
×	1	1	0	×	保持
×	1	1	×	0	保持
↑	1	1	1	1	计数

EP、ET 同时为1才计数。

6.2 构成N进制计数器的两种方法

1. 异步清零法：检测到状态 N 时，门电路输出低电平接 RD'，立即清零。电路简单，但有极短毛刺。

2. 同步置数法：检测到状态 N−1 时使 LD'=0，下一个 CLK 到来才置数为预定值。状态稳定无毛刺。

6.3 反馈分析电路

基本反馈：

EP、ET接1，D₀~D₃接0，LD'接1。哪几个Q参与门电路决定计数模值N。

含外部控制信号：

外部控制信号（A或M）接入反馈门 → 不同值时呈现不同进制（可变模值计数器）

6.4 多片级联设计

同步级联：低位 C（进位）→ 高位 EP/ET，所有CLK并联（推荐）
异步级联：低位 C 经反相器 → 高位 CLK（有级间延迟）

门G1/G2组合两片计数器Q输出 → 构成 mod-60（数字钟秒/分）、mod-1000（三位十进制）等。

6.5 十三进制（mod-13）计数器设计

异步清零法：0~12 共13个状态。计数到13（1101）瞬间，检测 Q₃、Q₂、Q₀：

\overline{CR}=(Q_3\,Q_2\,Q_0)' \quad \text{接到CR'，到达1101立即清零}

同步置数法：检测 Q₃Q₂Q₁Q₀=1100（=12）时令 LD'=0，D端接 0000，下一CP置0，无毛刺。

6.6 同步七进制（mod-7）计数器 — 两种完整解法

方法一：用74160实现

左（异步清零法）：检测到7（0111）， $(Q_2Q_1Q_0)'$ 接 RD'，立即清零，0~6循环
右（同步置数法）：检测到6（0110）时 LD'=0，D端接0000，下一CP置0

方法二：用JK触发器和门电路从零设计（★五步法）

第一步：画状态图

000→001→010→011→100→101→110→回到000，111为无效状态（约束项）

第二步：列卡诺图

第三步：化简次态方程

Q_3^*=Q_3Q_2'+Q_2Q_1' \qquad Q_2^*=Q_2'Q_1'+Q_2Q_3'Q_1' \qquad Q_1^*=Q_2'Q_1'+Q_3'Q_1'

第四步：对比 $Q^*=JQ'+K'Q$ 反推激励方程

J_3=Q_2Q_1,\quad K_3=Q_2

J_2=Q_1,\quad K_2=(Q_3'Q_1')'

J_1=(Q_3Q_2)',\quad K_1=1

第五步：画电路图

3个JK触发器共用CLK，按 J、K 表达式接好反馈网络。

★ 五步流程（画状态图 → 列卡诺图 → 化简次态方程 → 反推激励方程 → 画电路图）适用于设计任意N进制同步计数器，必须掌握。

6.7 移位寄存器型计数器（扭环形/Johnson计数器）

由 $n$ 个D触发器首尾通过反馈网络相连
$n$ 个触发器最多构成 $2n$ 个有效状态
分析方法：写次态方程（ $Q^*=D$ ）→ 列状态转换表 → 画状态图 → 检查自启动

考前速查

必背公式

公式	用途
$(AB)' = A' + B'$ ； $(A+B)' = A'B'$	摩根定理
$A + A'B = A + B$	吸收律
$Q^*=S+R'Q$ ， $SR=0$	SR触发器
$Q^*=JQ'+K'Q$	JK触发器
$Q^*=D$	D触发器
$Q^*=TQ'+T'Q$	T触发器
$S=A\oplus B$ ， $C_o=AB$	半加器
$S=A\oplus B\oplus C_i$ ， $C_o=AB+C_i(A+B)$	全加器

必会题型

数制转换 + 8421BCD 互转
卡诺图化简（3/4变量，含无关项）
74HC138 + 与非门实现逻辑函数（最小项之和）
MUX实现逻辑函数（降维法）
画触发器波形图（边沿触发时序分析）
任意N进制计数器设计（异步清零法/同步置数法）
JK触发器设计同步计数器（五步法）
计数器分析（状态方程 → 状态图 → 功能判断）

易错点

8421BCD 中 1010~1111 是无效码
卡诺图行列是格雷码顺序（00→01→11→10）
异步清零立即生效，同步预置等CLK沿
74HC138 输出是低电平有效（ $Y_i = m_i'$ ）
反馈清零法会短暂出现状态N（有毛刺）
Q 是现态，Q* 是次态
CMOS悬空电平不确定；TTL悬空≈高电平

复习优先级

第四章（74HC138/74HC151 设计与分析）— 考试重头
第六章（N进制计数器 + JK五步法）— 方法性强
第一章（数制转换、补码/反码）— 计算送分
第五章（触发器特性方程 + 波形图）— 必背必练
第二章（公式化简、卡诺图）— 练化简
第三章（CMOS/TTL、OD/OC/三态门）— 概念为主

数字电子技术期末总复习 ​

第一章 数制和码制 ​

1.1 常用 BCD 码对照表 ​

1.2 例题 ​

第二章 逻辑代数基础 ​

2.1 核心公式速记 ​

2.2 对偶式与反函数 ​

2.3 例题 ​

2.4 卡诺图化简要点 ​

第三章 门电路 ​

3.1 MOS管与三极管开关特性 ​

3.2 输出特性曲线 ​

3.3 74系列CMOS门电路测试（Y1~Y4） ​

3.4 74系列TTL门电路测试（Y1~Y8） ​

3.5 CMOS门电路内部结构 ​

3.6 TTL门电路内部结构 ​

3.7 电路分析例题 ​

第四章 组合逻辑电路 ​

4.1 8线-3线优先编码器 74HC148 ​

4.2 最小项译码器 74HC138 ​

★ 用74HC138实现任意逻辑函数 ​

4.3 例4.3.3：74HC138构成全加器 ​

4.4 74HC138设计多输出组合逻辑电路 ​

4.5 数据选择器公式 ​

数据选择器实现任意逻辑函数（降维法） ​

血型 ​

加法器 ​

第五章 触发器 ​

5.1 四类触发器特性方程 ​

5.2 触发方式 ​

第六章 时序逻辑电路 ​

6.1 74161/74160 典型计数器 ​

6.2 构成N进制计数器的两种方法 ​

6.3 反馈分析电路 ​

6.4 多片级联设计 ​

6.5 十三进制（mod-13）计数器设计 ​

6.6 同步七进制（mod-7）计数器 — 两种完整解法 ​

方法一：用74160实现 ​

方法二：用JK触发器和门电路从零设计（★五步法） ​

6.7 移位寄存器型计数器（扭环形/Johnson计数器） ​

考前速查 ​

必背公式 ​

必会题型 ​

易错点 ​

复习优先级 ​